Projet Bidon (Quartus)

Voici un exemple de projet Quartus : BIDON (ce projet est téléchargeable : Projet_Quartus_Bidon.zip)

Ce projet n'a que pour but d'illustrer le paramétrage d'un projet de conception sous Altera Quartus. Le sommet du projet (Top-Level Entity) est Bidon.vhd. Pour des raisons de visibilé de l'architecture, ce projet est élaboré à partir d'un schéma graphique : bidon.gdf :

(Cliquez sur l'image pour avoir une vue plus grande)

Le fichier VHDL (bidon.vhd) est généré automatiquement File/Create-Update/Create HDL file ... à partir du fichier GDF.

Le paramétrage du projet se fait par un script TCL : bidon.tcl :

Le projet est prévu pour fonctionner sur Cyclone II (carte de développement Altera DE2).

Le simulateur configuré et paramétré pour le projet est Modelsim :

• Simulation fonctionnelle : Tools/Run EDA Simulation Tools/EDA RTL Simulation
• Simulation temporelle : Tools/Run EDA Simulation Tools/Gate Level Simulation

Le projet intègre la possibilité de "débugger" sur la carte via la liaison JTAG :

Analyse logique virtuelle : Tools/SignaTap II Analyzer

Edition de la mémoire RAM : Tools/In-System Memory Content Editor

Suivant les choix d'options faits, on obtient les caractéristiques suivantes :

	sans option	In-system Memory Content Editor	SignalTap (1024 échantillons)	toutes options
LE	46	223	804	914
Registres	24	125	671	726

Mise à jour : le 03/11/2011 11:43