Brochage de barrettes
DRAM DIMM 168 broches


DIMM signifie : Dual Inline Memory Module

Ces barrettes sont organisées par mots de 64 bits avec ou sans parité (1 ou 2 bits par octet)

On trouve plusieurs variantes :

  • pas de parité : 64 bits
  • parité : 64 + 8 = 72 bits
  • ECC 72 : idem
  • ECC 80 : 64 + 16 = 80 bits

    La description du brochage est faite par secteur :

    Côté avant : (côté gauche : 1-42, côté droit : 43-84)

    côté arrière (côté gauche 85-126, côté droit : 127-168)

    Avant gauche

    Broche sans parité avec parité ECC 72 ECC 80 Description
    1 VSS VSS VSS VSS Masse
    2 DQ0 DQ0 DQ0 DQ0 Bit 0
    3 DQ1 DQ1 DQ1 DQ1 Bit 1
    4 DQ2 DQ2 DQ2 DQ2 Bit 2
    5 DQ3 DQ3 DQ3 DQ3 Bit 3
    6 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    7 DQ4 DQ4 DQ4 DQ4 Bit 4
    8 DQ5 DQ5 DQ5 DQ5 Bit 5
    9 DQ6 DQ6 DQ6 DQ6 Bit 6
    10 DQ7 DQ7 DQ7 DQ7 Bit 7
    11 DQ8 DQ8 DQ8 DQ8 Bit 8
    12 VSS VSS VSS VSS Masse
    13 DQ9 DQ9 DQ9 DQ9 Bit 9
    14 DQ10 DQ10 DQ10 DQ10 Bit 10
    15 DQ11 DQ11 DQ11 DQ11 Bit 11
    16 DQ12 DQ12 DQ12 DQ12 Bit 12
    17 DQ13 DQ13 DQ13 DQ13 Bit 13
    18 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    19 DQ14 DQ14 DQ14 DQ14 Bit 14
    20 DQ15 DQ15 DQ15 DQ15 Bit 15
    21 n/c CB0 CB0 CB0 bit (E/S) 0 pour parité/vérification
    22 n/c CB1 CB1 CB1 bit (E/S) 1 pour parité/vérification
    23 VSS VSS VSS VSS Masse
    24 n/c n/c n/c CB8 bit (E/S) 8 pour parité/vérification
    25 n/c n/c n/c CB9 bit (E/S) 9 pour parité/vérification
    26 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    27 /WE0 /WE0 /WE0 /WE0 Autorisation d'écriture 0
    28 /CAS0 /CAS0 /CAS0 /CAS0 Sélection de colonnes 0
    29 /CAS1 /CAS1 /CAS1 /CAS1 Sélection de colonnes 1
    30 /RAS0 /RAS0 /RAS0 /RAS0 Sélection de rangées 0
    31 /OE0 /OE0 /OE0 /OE0 Validation de sortie 0
    32 VSS VSS VSS VSS Masse
    33 A0 A0 A0 A0 Adresse 0
    34 A2 A2 A2 A2 Adresse 2
    35 A4 A4 A4 A4 Adresse 4
    36 A6 A6 A6 A6 Adresse 6
    37 A8 A8 A8 A8 Adresse 8
    38 A10 A10 A10 A10 Adresse 10
    39 A12 A12 A12 A12 Adresse 12
    40 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    41 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    42 DU DU DU DU Ne pas utiliser (Don't Use !)

    Avant droit

    Broche sans parité avec parité ECC 72 ECC 80 Description
    43 VSS VSS VSS VSS Masse
    44 /OE2 /OE2 /OE2 /OE2  
    45 /RAS2 /RAS2 /RAS2 /RAS2 Sélection de rangées 2
    46 /CAS2 /CAS2 /CAS2 /CAS2 Sélection de colonnes 2
    47 /CAS3 /CAS3 /CAS3 /CAS3 Sélection de colonnes 3
    48 /WE2 /WE2 /WE2 /WE2 Autorisation d'écriture 2
    49 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    50 n/c n/c n/c CB10 bit (E/S) 10 pour parité/vérification
    51 n/c n/c n/c CB11 bit (E/S) 11 pour parité/vérification
    52 n/c CB2 CB2 CB2 bit (E/S) 2 pour parité/vérification
    53 n/c CB3 CB3 CB3 bit (E/S) 3 pour parité/vérification
    54 VSS VSS VSS VSS Masse
    55 DQ16 DQ16 DQ16 DQ16 Bit 16
    56 DQ17 DQ17 DQ17 DQ17 Bit 17
    57 DQ18 DQ18 DQ18 DQ18 Bit 18
    58 DQ19 DQ19 DQ19 DQ19 Bit 19
    59 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    60 DQ20 DQ20 DQ20 DQ20 Bit 20
    61 n/c n/c n/c n/c Non connecté
    62 DU DU DU DU Ne pas utiliser (Don't Use !)
    63 n/c n/c n/c n/c Non connecté
    64 VSS VSS VSS VSS Masse
    65 DQ21 DQ21 DQ21 DQ21 Bit 21
    66 DQ22 DQ22 DQ22 DQ22 Bit 22
    67 DQ23 DQ23 DQ23 DQ23 Bit 23
    68 VSS VSS VSS VSS Masse
    69 DQ24 DQ24 DQ24 DQ24 Bit 24
    70 DQ25 DQ25 DQ25 DQ25 Bit 25
    71 DQ26 DQ26 DQ26 DQ26 Bit 26
    72 DQ27 DQ27 DQ27 DQ27 Bit 27
    73 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    74 DQ28 DQ28 DQ28 DQ28 Bit 28
    75 DQ29 DQ29 DQ29 DQ29 Bit 29
    76 DQ30 DQ30 DQ30 DQ30 Bit 30
    77 DQ31 DQ31 DQ31 DQ31 Bit 31
    78 VSS VSS VSS VSS Masse
    79 n/c n/c n/c n/c Non connecté
    80 n/c n/c n/c n/c Non connecté
    81 n/c n/c n/c n/c Non connecté
    82 SDA SDA SDA SDA Bit série
    83 SCL SCL SCL SCL Horloge série
    84 VCC VCC VCC VCC +5 VDC ou +3,3 VDC

    Arrière gauche

    Broche sans parité avec parité ECC 72 ECC 80 Description
    85 VSS VSS VSS VSS Masse
    86 DQ32 DQ32 DQ32 DQ32 Bit 32
    87 DQ33 DQ33 DQ33 DQ33 Bit 33
    88 DQ34 DQ34 DQ34 DQ34 Bit 34
    89 DQ35 DQ35 DQ35 DQ35 Bit 35
    90 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    91 DQ36 DQ36 DQ36 DQ36 Bit 36
    92 DQ37 DQ37 DQ37 DQ37 Bit 37
    93 DQ38 DQ38 DQ38 DQ38 Bit 38
    94 DQ39 DQ39 DQ39 DQ39 Bit 39
    95 DQ40 DQ40 DQ40 DQ40 Bit 40
    96 VSS VSS VSS VSS Masse
    97 DQ41 DQ41 DQ41 DQ41 Bit 41
    98 DQ42 DQ42 DQ42 DQ42 Bit 42
    99 DQ43 DQ43 DQ43 DQ43 Bit 43
    100 DQ44 DQ44 DQ44 DQ44 Bit 44
    101 DQ45 DQ45 DQ45 DQ45 Bit 45
    102 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    103 DQ46 DQ46 DQ46 DQ46 Bit 46
    104 DQ47 DQ47 DQ47 DQ47 Bit 47
    105 n/c CB4 CB4 CB4 bit (E/S) 4 pour parité/vérification
    106 n/c CB5 CB5 CB5 bit (E/S) 5 pour parité/vérification
    107 VSS VSS VSS VSS Masse
    108 n/c n/c n/c CB12 bit (E/S) 12 pour parité/vérification
    109 n/c n/c n/c CB13 bit (E/S) 13 pour parité/vérification
    110 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    111 DU DU DU DU Ne pas utiliser (Don't Use !)
    112 /CAS4 /CAS4 /CAS4 /CAS4 Sélection de colonnes 4
    113 /CAS5 /CAS5 /CAS5 /CAS5 Sélection de colonnes 5
    114 /RAS1 /RAS1 /RAS1 /RAS1 Sélection de rangées 1
    115 DU DU DU DU Ne pas utiliser (Don't Use !)
    116 VSS VSS VSS VSS Masse
    117 A1 A1 A1 A1 Adresse 1
    118 A3 A3 A3 A3 Adresse 3
    119 A5 A5 A5 A5 Adresse 5
    120 A7 A7 A7 A7 Adresse 7
    121 A9 A9 A9 A9 Adresse 9
    122 A11 A11 A11 A11 Adresse 11
    123 A13 A13 A13 A13 Adresse 13
    124 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    125 DU DU DU DU Ne pas utiliser (Don't Use !)
    126 DU DU DU DU Ne pas utiliser (Don't Use !)

    Arrière droit

    Broche sans parité avec parité ECC 72 ECC 80 Description
    127 VSS VSS VSS VSS Masse
    128 DU DU DU DU Ne pas utiliser (Don't Use !)
    129 /RAS3 /RAS3 /RAS3 /RAS3 Sélection de rangées 3
    130 /CAS6 /CAS6 /CAS6 /CAS6 Sélection de colonnes 6
    131 /CAS7 /CAS7 /CAS7 /CAS7 Sélection de colonnes 7
    132 DU DU DU DU Ne pas utiliser (Don't Use !)
    133 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    134 n/c n/c n/c CB14 bit (E/S) 14 pour parité/vérification
    135 n/c n/c n/c CB15 bit (E/S) 15 pour parité/vérification
    136 n/c CB6 CB6 CB6 bit (E/S) 6 pour parité/vérification
    137 n/c CB7 CB7 CB7 bit (E/S) 7 pour parité/vérification
    138 VSS VSS VSS VSS Masse
    139 DQ48 DQ48 DQ48 DQ48 Bit 48
    140 DQ49 DQ49 DQ49 DQ49 Bit 49
    141 DQ50 DQ50 DQ50 DQ50 Bit 50
    142 DQ51 DQ51 DQ51 DQ51 Bit 51
    143 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    144 DQ52 DQ52 DQ52 DQ52 Bit 52
    145 n/c n/c n/c n/c Non connecté
    146 DU DU DU DU Ne pas utiliser (Don't Use !)
    147 n/c n/c n/c n/c Non connecté
    148 VSS VSS VSS VSS Masse
    149 DQ53 DQ53 DQ53 DQ53 Bit 53
    150 DQ54 DQ54 DQ54 DQ54 Bit 54
    151 DQ55 DQ55 DQ55 DQ55 Bit 55
    152 VSS VSS VSS VSS Masse
    153 DQ56 DQ56 DQ56 DQ56 Bit 56
    154 DQ57 DQ57 DQ57 DQ57 Bit 57
    155 DQ58 DQ58 DQ58 DQ58 Bit 58
    156 DQ59 DQ59 DQ59 DQ59 Bit 59
    157 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    158 DQ60 DQ60 DQ60 DQ60 Bit 60
    159 DQ61 DQ61 DQ61 DQ61 Bit 61
    160 DQ62 DQ62 DQ62 DQ62 Bit 62
    161 DQ63 DQ63 DQ63 DQ63 Bit 63
    162 VSS VSS VSS VSS Masse
    163 CK3 CK3 CK3 CK3  
    164 n/c n/c n/c n/c Non connecté
    165 SA0 SA0 SA0 SA0 Adresse série 0
    166 SA1 SA1 SA1 SA1 Adresse série 1
    167 SA2 SA2 SA2 SA2 Adresse série 2
    168 VCC VCC VCC VCC +5 VDC ou +3,3 VDC
    Source d'informations : IBM Memory Products


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