ER23

Conception, validation, test et diagnostic de cartes numériques

Stage de session de formation continue

Responsable : Jacques WEISS - Professeur à SUPÉLEC

Dates :
ER23-12a : du 9 au 11 mai 2012

APERÇU DU PROGRAMME :


Nota : le programme officiel et détaillé de ce stage ce trouve sur le site de la Formation Continue de SUPÉLEC

OBJECTIFS

A l'issue de ce stage les participants auront une bonne connaissance des approches de conception et de validation des cartes électroniques numériques.

PRÉSENTATION DU STAGE

Le degré d'intégration de fonctions logiques dans des composants croît sans cesse, grâce à l'évolution des technologies silicium ; parallèlement, les besoins en puissance de traitement logique sont de plus en plus grands, que ce soit en capacité de calcul ou en fréquence d'horloge. Alors que l'idéal serait de pouvoir réaliser un système complet dans un seul boîtier, employant une seule technologie, la réalité est généralement différente, imposant l'emploi de plusieurs technologies (processeur, mémoire, E/S, …) dont l'assemblage sur une carte imprimée peut réduire la fonctionnalité, les performances et la testabilité du produit complet.

Ce stage présente les technologies disponibles et aborde les problèmes de conditions de propagation du signal (considérations analogiques et temporelles) et d'alimentation en énergie de l'ensemble des composants. Ce panachage de technologies, associé aux fortes densités d'intégration, impose de nouvelles approches de validation, de test et de diagnostic qui sont étudiées ici.

PUBLIC CONCERNÉ ET CONNAISSANCES REQUISES

Ce stage s'adresse aux ingénieurs et techniciens supérieurs, ayant des connaissances de base en électronique numérique, confrontés à la conception et la validation de systèmes numériques.

DURÉE - MÉTHODES PÉDAGOGIQUES

Le stage dure 3 jours, l'enseignement se déroule sous forme de conférences complétées par des démonstrations sur cartes prototypes.

RÉSUMÉ DU PROGRAMME

Conception en électronique numérique (1h30)
  • Concepts généraux sur les systèmes logiques,
  • Méthodologie de conception et de validation.
    Technologies électroniques (9h00)
  • Technologies silicium (CMOS, RAM, EEPROM, Flash),
  • Technologies d'assemblage ("packaging"), 
  • Cibles technologiques (ASIC, ASSP, µP, DSP, FPGA, SoC),
  • Communications entre composants numériques,
  • Composants d'interface numériques et analogiques,
  • Circuits d'alimentation (régulateurs de tension).
    Conception en vue du test (1h30)
  • Notions de testabilité,
  • Structures dédiées au test, autotest, "Scan-Path",
  • Simulation et taux de couverture des fautes,
  • Maintenance et diagnostic des pannes.
    Intégrité du signal (1h30)
  • Conversion temps-fréquence,
  • Conditions de propagation des signaux,
  • Découplage des alimentations, Ground-Bounce,
  • Considérations sur le rayonnement des signaux (notion de CEM).
    Outils d'investigation (3h00)
  • Investigation externe (oscilloscopes, analyseurs logiques, émulateurs, …),
  • Instrumentation virtuelle par accès IEEE-1149.1 (JTAG),
  • Investigation interne (SignalTap (Altera), ChipScope (Xilinx), IEEE-P1500, …).
    Réalisation de cartes numériques (1h30)
  • Phases de fabrication d'une carte,
  • Tests de fabrication des cartes électroniques (fonctionnel, AOI, In-Situ, Flying Prober).